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    根據本發明一實施例，本發明提供了一種雙載子接面電晶體，其包含了一射極區、一基極區、一位於該射極區與該基極區之間的第一隔離區、一位於該第一隔離區上且與該射極區至少部分的外圍重疊的閘極、一集極區、以及一位於該基極區與該集極區之間的第二隔離區。
    公开号:TW201301509A
    申请号:TW100143272
    申请日:2011-11-25
    公开日:2013-01-01
    发明作者:Sheng-Hung Fan；Chu-Wei Hu；Chien-Chih Lin；Chih-Chung Chiu；Zheng Zeng；Wei-Li Tsao
    申请人:Mediatek Inc；
    IPC主号:H01L29-00
    专利说明:
    雙載子接面電晶體
    本發明係有關於半導體元件領域，更特定言之，本發明係關於一種雙載子接面電晶體。
    已知，雙載子接面電晶體(bipolar junction transistor，BJT)可使用互補金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor，CMOS)相容製程來形成，是類比積體電路(如能隙參考電壓電路)中的重要部件。這類電路通常對雙載子接面電晶體的基射極間電壓(base-emitter voltage，Vbe)值及Vbe非匹配特性(mismatch)非常敏感。
    可惜的是，由於主動區域的邊緣一般都會發生金屬矽化物不均的現象，致使與先前技術中CMOS製程相容的BJT結構無法控制其Vbe值，且其Vbe非匹配特性無法令人滿意。上述的金屬矽化物是形成在主動區域中來減少接觸電阻之用。目前已發現金屬矽化物在主動區域邊緣的侵蝕現象會造成P+摻雜區/N井之間的接面漏電，因而導致差勁的Vbe非匹配性能。改善金屬矽化物不均的作法之一是減少金屬矽化物形成期間的鈷厚度。然而，此作法對非金屬矽化物電阻之電阻值有不好的影響。
    故此，目前業界中有需要提供改良的雙載子接面電晶體結構，其能夠控制BJT的Vbe值，並提供較低的Vbe非匹配性。
    有鑒於此，本發明的目的在於提供一種改良式的雙載子接面電晶體結構，其能夠控制BJT的Vbe值並提供較低的Vbe非匹配性，以解決上述問題。
    本發明一實施例提供一種雙載子接面電晶體，其包含了一射極區、一基極區、一位於該射極區與該基極區之間的第一隔離區、一位於該第一隔離區上且與該射極區至少部分的外圍重疊的閘極、一集極區、以及一位於該基極區與該集極區之間的第二隔離區。
    本發明另一實施例提供一種雙載子接面電晶體，其包含了一射極區、一基極區、一位於該射極區與該基極區之間的第一隔離區、一位於該第一隔離區上的閘極，其中該閘極的一側壁間隔物係填入該第一隔離區與該射極區之間的凹部中、一集極區、以及一位於該基極區與該集極區之間的第二隔離區。
    本發明所提出之雙載子接面電晶體，藉由在第一隔離區上設置閘極，對射極區而言金屬矽化物侵蝕主動區域邊緣的現象可獲得舒緩。
    無疑地，本發明的這類目的與其他目的在閱者讀過下文以多種圖示與繪圖來描述的較佳實施例細節說明後將變得更為顯見。
    本發明雙載子接面電晶體(BJT)的結構與電路佈局將在下文中作細節描述。其中，下文實施例中所描述的改良式BJT結構為一種側向式PNP型雙載子接面電晶體之態樣。然而，本領域之一般技藝人士應能瞭解到，本發明中可透過改變導電性摻質的極性來製作出側向式NPN型雙載子接面電晶體。
    現在請參照第1圖與第2圖，第1圖為根據本發明實施例一大體上呈同中心外觀的PNP型雙載子接面電晶體的電路佈局圖範例。第2圖為第1圖所示PNP型雙載子接面電晶體沿線I-I’所作之截面示意圖。如第1圖與第2圖所示，PNP型雙載子接面電晶體1可形成在一半導體基底10(如一P型摻雜之矽基底)上。PNP型雙載子接面電晶體1包含一P+摻雜區，作為該PNP型雙載子接面電晶體1的射極區101，其可形成在一N井14中。上述第1圖中所示之射極區101的矩形外觀僅為一例示。於第1圖中該射極區101之外形係以虛線來表示。
    上述射極區101的至少部分外圍部位附近可設置N+摻雜區(如一環形的N+摻雜區)來作為上述PNP型雙載子接面電晶體1的基極區102。該第1圖中所示之基極區102的矩形外觀僅為一例示。該射極區101與基極區102之間可設置一隔離區(如一環形的淺溝槽隔離區(shallow trench isolation，STI))202。根據本發明實施例，上述射極區101、基極區102、及隔離區202等可形成在N井14中。
    在實施例中，上述基極區102的至少部分外圍部位附近可設置一P+摻雜區(如一環形的P+摻雜區)作為該PNP型雙載子接面電晶體1的集極區103。同樣地，該第1圖中所示之集極區103的矩形外觀僅為一例示。該集極區103與基極區102之間可設置一隔離區(如一環形的淺溝槽隔離區)204。上述隔離區202可與該隔離區204相分隔且實質上分離。
    在實施例中，隔離區202上可具有一閘極(如一連續的環形多晶矽閘極)104，其與至少部分的射極區101的外圍重疊。該閘極104可圍繞著射極區101。根據本發明實施例，閘極104可作為一基射極間電壓(Vbe)控制閘。根據本發明實施例，可在該閘極104上施加一電壓來改變該PNP型雙載子接面電晶體1的特性。舉例言之，可施加一負閘極電壓在該閘極104上來降低該PNP型雙載子接面電晶體1的Vbe值，進而降低該PNP型雙載子接面電晶體1的崩潰電壓。這至少部分是因為該施加在閘極104上的負閘極電壓可幫助電洞累積在隔離區202與射極區101之間的邊緣處，因而產生較多的陡接面(abrupt junction)。對一NPN型雙載子電晶體而言，可施加一正閘極電壓在閘極上來降低其崩潰電壓。然而，根據本發明另一實施例，該閘極104亦可能為電浮置形式(即浮閘)及/或不會有閘極電壓施加在該閘極104上。根據本發明實施例，該閘極104可為一P+摻雜多晶矽閘極。對NPN型的雙載子接面電晶體而言，該閘極可為一N+摻雜多晶矽閘極。
    為了減小接觸電阻，上述射極區101上至少部分未為閘極104所覆蓋的區域上可形成射極金屬矽化物層301(如矽化鈷等)。在此實施例中，射極金屬矽化物層301不會形成在隔離區202與射極區101之間的凹部310中(如不會形成在隔離區202的內緣與射極區101之間)。由於該凹部310在金屬矽化物形成期間會為閘極104所阻擋，故對射極區101而言金屬矽化物侵蝕主動區域邊緣的現象可獲得舒緩。P+摻雜區(即射極區101)/N井14之間的接面漏電會因為上述金屬矽化物侵蝕的減緩而降低，因而達成本發明提供較低Vbe非匹配性的PNP型雙載子電晶體1之目的。根據本發明實施例，一基極金屬矽化物層302(如矽化鈷等)可形成在至少部分的基極區102上。根據本發明實施例，在至少部分的集極區103上可形成一集極金屬矽化物層303(如矽化鈷等)。
    根據本發明實施例，閘極104的多晶矽層402與射極區101之間的凹部310中可形成一閘極介電層401(如二氧化矽)。該閘極104可進一步包含一位於該多晶矽層402上的金屬矽化物層403及至少一側壁間隔物(sidewall spacer)404。
    第3圖為根據本發明另一實施例的一PNP型雙載子接面電晶體1a的截面示意圖，其中相同的元件符號係用來標示相同的區域、層結構、或元件等。同樣地，如第3圖所示，該PNP型雙載子接面電晶體1a可形成在一半導體基底10(如一P型摻雜矽基底)中。該PNP型雙載子接面電晶體1a包含一P+摻雜區，其作為該PNP型雙載子接面電晶體1a的射極區101，其可形成在一N井14中。
    上述射極區101至少部分的外圍部位附近可設置一N+摻雜區(如一環形N+摻雜區)作為該PNP雙載子接面電晶體1a之基極區102。一隔離區(如一STI區)202可設置在該射極區101與該基極區102之間。根據本發明實施例，上述射極區101、基極區102、及隔離區202等可形成在N井14中。另一方面，該基極區102至少部分的外圍部位附近可設置一P+摻雜區(如一環形P+摻雜區)作為該PNP型雙載子接面電晶體1a之集極區103。一隔離區(如一環形的STI區)204可設置在集極區103與該基極區102之間。上述隔離區202可與該隔離區204相分隔並實質上分離。
    在此實施例中，該隔離區202上可具有一閘極(如一連續的環形多晶矽閘極)104。閘極104有一側壁間隔物404a，其會填入該隔離區202與射極區101之間的凹部310中。閘極104可圍繞著射極區101。根據本發明實施例，閘極104可作為一Vbe控制閘。根據本發明實施例，可在該閘極104上施加一電壓以改變該PNP型雙載子接面電晶體1a的特性。舉例言之，可施加一負閘極電壓在該閘極104上來降低該PNP型雙載子接面電晶體1a的Vbe值，進而降低該PNP型雙載子接面電晶體1a的崩潰電壓。這至少部分是因為該施加在該閘極104上的負閘極電壓可幫助電洞累積在隔離區202與射極區101之間的邊緣處，因而產生了較多的陡接面。對一NPN型的雙載子接面電晶體而言，其可在閘極上施加一正閘極電壓來降低其崩潰電壓。然而根據本發明另一實施例，閘極104係可能為電浮置形式(即浮閘)及/或不會有電壓施加在該閘極104上。根據本發明實施例，閘極104可為P+摻雜的多晶矽閘極。對NPN型的雙載子接面電晶體而言，該閘極可為N+摻雜的多晶矽閘極。
    為了減小接觸電阻，射極區101上至少部分未為該閘極104所覆蓋的區域上可形成一射極金屬矽化物層301(如矽化鈷等)。在此實施例中，射極金屬矽化物層301不會形成在隔離區202與射極區101之間的凹部310中(如不會形成在隔離區202的內緣與射極區101之間)。由於該凹部310在金屬矽化物形成期間會為閘極104所阻擋，故對射極區101而言金屬矽化物侵蝕主動區邊緣的現象可獲得舒緩。P+摻雜區(即射極區101)/N井14之間的接面漏電會因為上述金屬矽化物侵蝕的減緩而降低，因而達成本發明提供一具有較低Vbe非匹配性的PNP型雙載子接面電晶體之目的。根據本發明實施例，在至少部分的基極區102上可形成一基極金屬矽化物層302(如矽化鈷等)。根據本發明實施例，在至少部分的集極區103上可形成一集極金屬矽化物層303(如矽化鈷等)。
    根據本發明實施例，閘極104的該側壁間隔物404a會填入該隔離區202與射極區101之間的凹部310中，並且該側壁間隔物404a位於閘極104的內側。在閘極104的外側也可以有與第2圖相同的側壁間隔物404。該閘極104的多晶矽層402可形成在該隔離區202上，且該多晶矽層402可能不會與該射極區101重疊。在此例中，凹部310中可能不會有閘極介電層形成。
    本文實施例中所提供的雙載子接面電晶體(BJT)可為相容於CMOS製程的寄生型雙載子接面電晶體，且能夠控制該BJT的Vbe值及/或提供較低的Vbe非匹配性。
    本領域之技藝人士將可輕易瞭解到在維持本發明教示之前提下，本發明之元件與方法可加以修改或變形成多種態樣。
    1．．．雙載子接面電晶體
    1a．．．雙載子接面電晶體
    10．．．半導體基底
    14．．．N井
    101．．．射極區
    102．．．基極區
    103．．．集極區
    104．．．閘極
    202．．．隔離區
    204．．．隔離區
    301．．．射極金屬矽化物層
    302．．．基極金屬矽化物層
    303．．．集極金屬矽化物層
    310．．．凹部
    401．．．閘極介電層
    402．．．多晶矽層
    403．．．金屬矽化物層
    404．．．側壁間隔物
    404a．．．側壁間隔物
    本說明書含有附圖併於文中構成了本說明書之一部分，俾使閱者對本發明實施例有進一步的瞭解。該些圖示係描繪了本發明一些實施例並連同本文描述一起說明了其原理。在這些圖示中：
    第1圖為根據本發明實施例的一大體上呈同中心外觀的PNP型雙載子接面電晶體的電路佈局圖範例；
    第2圖為第1圖所示之PNP型雙載子接面電晶體沿線I-I’所作之截面示意圖；
    第3圖為根據本發明另一實施例的一PNP型雙載子接面電晶體1a的截面示意圖。
    須注意本說明書中的所有圖示皆為圖例性質。為了清楚與方便圖示說明之故，圖示中的各部件在尺寸與比例上可能會被誇大或縮小地呈現。圖中相同的參考符號一般而言會用來標示修改後或不同的實施例中對應或類似的特徵。
    1．．．雙載子接面電晶體
    10．．．半導體基底
    14．．．N井
    101．．．射極區
    102．．．基極區
    103．．．集極區
    104．．．閘極
    202．．．隔離區
    204．．．隔離區
    301．．．射極金屬矽化物層
    302．．．基極金屬矽化物層
    303．．．集極金屬矽化物層
    310．．．凹部
    401．．．閘極介電層
    402．．．多晶矽層
    403．．．金屬矽化物層
    404．．．側壁間隔物
    权利要求:
    Claims (20)
    [1] 一種雙載子接面電晶體，包含有：一射極區；一基極區；一第一隔離區，設於該射極區與該基極區之間；一閘極，位於該第一隔離區上，並且與該射極區至少部分的外圍重疊；一集極區；以及一第二隔離區，設於該基極區與該集極區之間。
    [2] 如申請專利範圍第1項所述之雙載子接面電晶體，其中另包含有一射極金屬矽化物層，位於該射極區上。
    [3] 如申請專利範圍第2項所述之雙載子接面電晶體，其中該射極金屬矽化物層不會形成於該第一隔離區與該射極區之間的一凹部中。
    [4] 如申請專利範圍第1項所述之雙載子接面電晶體，其中該閘極包含有一多晶矽層以及至少一側壁間隔物。
    [5] 如申請專利範圍第4項所述之雙載子接面電晶體，其中該閘極另包含有一閘極介電層，設於該多晶矽層以及該射極區之間。
    [6] 如申請專利範圍第1項所述之雙載子接面電晶體，其中該閘極環繞該射極區。
    [7] 如申請專利範圍第1項所述之雙載子接面電晶體，其中係一閘極電壓施加在該閘極上藉以控制該雙載子接面電晶體之基射極間電壓。
    [8] 如申請專利範圍第1項所述之雙載子接面電晶體，其中該閘極為電浮置形式。
    [9] 如申請專利範圍第1項所述之雙載子接面電晶體，其中該閘極為P+摻雜多晶矽閘極。
    [10] 如申請專利範圍第1項所述之雙載子接面電晶體，其中另包含有一基極金屬矽化物層，位於該基極區上，以及一集極金屬矽化物層，位於該集極區上。
    [11] 一種雙載子接面電晶體，包含有：一射極區；一基極區；一第一隔離區，設於該射極區與該基極區之間；一閘極，位於該第一隔離區上，其中該閘極之一側壁間隔物填入於該第一隔離區與該射極區之間的一凹部中；一集極區；以及一第二隔離區，設於該基極區與該集極區之間。
    [12] 如申請專利範圍第11項所述之雙載子接面電晶體，其中另包含有一射極金屬矽化物層，位於該射極區上。
    [13] 如申請專利範圍第12項所述之雙載子接面電晶體，其中該射極金屬矽化物層不會形成於該凹部中，且該射極金屬矽化物層與該側壁間隔物接觸。
    [14] 如申請專利範圍第11項所述之雙載子接面電晶體，其中該閘極另包含有一多晶矽層。
    [15] 如申請專利範圍第11項所述之雙載子接面電晶體，其中該閘極環繞該射極區。
    [16] 如申請專利範圍第11項所述之雙載子接面電晶體，其中一閘極電壓施加在該閘極上藉以控制該雙載子接面電晶體之基射極間電壓。
    [17] 如申請專利範圍第16項所述之雙載子接面電晶體，其中該閘極電壓係為一負電壓。
    [18] 如申請專利範圍第11項所述之雙載子接面電晶體，其中該閘極為電浮置形式。
    [19] 如申請專利範圍第11項所述之雙載子接面電晶體，其中該閘極為P+摻雜多晶矽閘極。
    [20] 如申請專利範圍第11項所述之雙載子接面電晶體，其中另包含有一基極金屬矽化物層，位於該基極區上，以及一集極金屬矽化物層，位於該集極區上。
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    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    US13/164,744|US9123558B2|2011-06-20|2011-06-20|Bipolar junction transistor|
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